分析和管理供应噪声和时钟抖动对高速DAC相位噪声的影响
2017年3月1日通过Jarrah Bergeron，模拟设备公司在所有的设备特性中，噪声是一个特别具有挑战性的主题，需要掌握和设计。
了解相位噪声和如何创建在高速dac中避免它的设计。
在所有的设备特性中，噪声是一个特别具有挑战性的主题，需要掌握和设计。这样的挑战常常导致传闻的设计规则和试错开发。在这篇文章中，相位噪声将被处理，目的是定量地理解如何在高速数模转换器中围绕相位噪声的贡献进行设计。我们的目标是获得一种既不过度设计也不过低设计相位噪声要求的方法，而是在第一时间得到正确的方法。
从一个空白板开始，DAC首先被视为一个块盒。噪声可以是内部产生的，因为任何真实的组件都会产生一些噪声，或者噪声可以来自外部源。从外部源的入口可以通过任何DAC连接发生，它广泛包括电源、时钟和数字接口。这些可能性如图1所示。每一个可能的噪音嫌疑犯都将被单独调查，以了解它们的重要性。
图1所示。DAC相位噪声的来源。
数字接口将首先被覆盖，碰巧是最容易治疗的。数字I/O负责接收模拟域输出的样本。众所周知，数字电路和被接收的波形是有噪声的，正如目视图所示。从这个角度来看，问题是:所有这些噪声和活动是否会渗透到DAC内部的各个区域，并以相位噪声的形式表现出来?当然，数字接口在其他地方也会引起噪声，但这里的问题是相位噪声。
为了证明I/O是否值得关注，在HSDAC的AD9162系列部件上比较了与没有数字接口时的相位噪声。在没有接口的情况下，器件的NCO模式内部产生波形，有效地将DAC转换为DDS发生器。图2为实验结果。
图2。不同插值下的相位噪声。
在打开界面时，峰值确实会出现，并根据界面细节进行移动。现在有趣的是噪声和所有的曲线都是相互叠加的。因此，在这个产品线中，接口并不重要，尽管根据系统需求可能需要注意这些刺激。发现接口不受关注就引出了下一个感兴趣的领域:时钟。
时钟
时钟是在DAC中产生相位噪声的主要因素，即DAC时钟。这个时钟指示下一个样本何时发送，因此相位(或计时)中的任何噪声直接影响输出的相位噪声，如图3所示。这个过程可以看作是每个连续的离散值与一个矩形函数之间的乘法，矩形函数的时间由时钟定义。在频域，乘法运算转化为卷积运算。结果，期望的频谱被时钟相位噪声所掩盖，如图4所示。然而，确切的关系并不明显。下面是一个快速推导。
图3。时钟与相位噪声的相关性。
图4。相位噪声卷积。
以时钟时间和输出为例，波形实例如图5所示。目标是找到如图6中红色箭头所示的时钟噪声振幅和输出之间的比值。直角三角形可以画出来，虽然没有一个长度是已知的，但两个三角形都有一条共同的水平线。
图5。波形快照。
图6。相位噪声的关系。
将斜率设置为相应波形的衍生物，几何形状给出以下等式：
重新排列DAC噪声产生下一程：
由于我们通常对DAC输出和时钟的正弦或近正弦波形感兴趣，因此结果可以简化。如果这个假设不成立，就沿用前面的公式。
然后通过重组，我们得到了这个:
注意噪声关系等同于相对于各自的波形振幅，因此，它是相对于载波简单总结。同样，通过使用对数单位，我们得到以下方程:
相对于载波的噪声根据信号频率与时钟频率的比例放大和缩小。每减半的信号频率导致6分贝的噪声改善。检查几何结构，这是有意义的，因为底部的三角形将变得更加尖锐，并缩小垂直边。还要注意，如果相位噪声以相同的幅度增加，则增加时钟振幅并不会改善相位噪声。
为了证明这一点，可以通过调制进入DAC的时钟来模拟相位噪声。在图7中，5 GHz DAC时钟显示在100 kHz的光相位调制。上面画的是500mhz和1ghz输出的频谱。音调确实遵循这一关系。从5ghz时钟到500mhz DAC输出有20 dB的下降，从500mhz到1ghz输出有6db的上升。
图7。时钟输出相位噪声与100khz相位调制。
像一个良好控制的实验一样好，真正的噪音是感兴趣的。用ADF4355宽带合成器代替发电机，图8显示了新时钟源的相位噪声分布以及½和¼时钟频率的相应DAC输出。每次6 dB保留噪声行为。应该注意，PLL未针对最佳相位噪声进行优化。感知读者会注意到，与期望的一些偏差发生在小型偏移中，但由于不同的参考来源，这是预期的。
图8。具有宽带合成器时钟源的DAC输出相位噪声。
另一个需要探讨的方面是输入功率和噪声之间缺乏相关性。只有噪声功率与载波之间的差异才是重要的。这意味着直接放大时钟不会产生任何好处。图9显示确实如此。唯一的变化是由于信号发生器造成的噪声地板略有增加。现在，这个观察仅仅是合理的;在某一点上，时钟将变得如此微弱，以至于其他贡献，如时钟接收器噪声将开始主导。
图9。相位噪声与输入功率的关系。
最后，简要介绍了新的2× NRZ采样方案。AD9164 DAC系列引入了这种新的采样模式，允许在时钟的上升和下降边缘上进行新的采样数据。但是，随着这些变化，相位噪声特性保持不变。图10对原NRZ模式和新模式进行了比较。曲线显示出相同的相位噪声，但噪声有一定的底升。这一结论确实假设在上升沿和下降沿上的噪声特性是相同的，这是大多数振荡器的情况。
图10。相位噪声和2× NRZ。
电力供应
噪声的下一个可能的噪声点是通过电源。模具上的所有电路必须以某种方式供电，这使得噪声能够传播到输出的方法。精确机制是电路相关的，但下面突出了一些可能性。DAC输出通常由具有MOS开关的电流源组成，以通过正或负销引导电流（图11）。如证明，电流源从外部供电获得其电源，并且任何噪声都将反映为电流波动。噪声可以通过交换机到输出，但这只能解释与基带的直接耦合。为了贡献相位噪声，必须将这种噪声混合到载波频率。该过程是通过开关MOSFET完成的，其充当平衡混合器。噪声的另一条路径是通过上拉电感器。它们从轨道设置直流偏置，这里存在的任何噪声流到晶体管。 Such fluctuations modify their operating conditions, such as source to drain voltage and current source load, leading to changes in current flow that once again gets mixed up to the RF signal. In general, any circuit is a vector for power supply noise to show up as phase noise, if switching is capable of mixing it up to the signal at hand.
图11。DAC电流源。
有了这些电路和混合现象，很快就很难模拟所有这些行为。相反，对其他模拟块的描述带来了洞察力。在稳压器、运放和其他集成电路中，电源抑制比是指定的。电源抑制量化了负载对电源变化的敏感性，可以用于相位噪声分析。然而，取而代之的是一个调制比:电源调制比(PSMR)。传统的PSRR测量在基带应用的dac中仍然有用，但这里不感兴趣。下一步是获取数据。
测量PSMR需要调制正在调查的电源轨。典型设置如图12所示。通过插入调节器和负载之间的耦合电路获得供应调制，叠加由信号发生器产生的正弦信号。通过示波器监视耦合电路的输出，以找到实际的电源调制。得到的DAC输出被馈送到频谱分析仪。PSMR通过从示波器到载波周围的调制边带电压的电源的AC分量的比率计算。
图12。PSMR测量。
不同的耦合方案是可能的。Rob Reeder，模拟设备应用工程师，在MS-2210应用笔记中提供了LC电路用于测量adc的PSMR的概要。其他选项包括功率运算放大器，变压器，或专用调制电源。这里使用的方法是变压器。建议采用高匝数比来降低信号发生器的源阻抗。图14提供了一个典型的测量方法。
使用1:100匝比电流检测变压器和函数发生器，1.2 V时钟电源被调制在500 kHz，产生38 mV的峰对峰电压。DAC时钟为5 GSPS。在- 35dbm的满刻度1ghz载波上产生的输出产生边带。将功率转换为电压，然后取与调制电源电压的比值，得到-11 dB的PSMR。
图13。时钟电源调制。
图14。调制显然。
通过执行单个数据点，可以在多个频率上进行扫描。然而，AD9164 DAC总共包括8个电源。一种选择是测量所有的供给量，但是焦点可以局限于最敏感的供给量:AVDD12、AVDD25、VDDC12和VNEG12。一些供应品，如SERDES，与此分析无关，因此不包括在内。通过多个频率和电源，结果总结在图15中。
图15。电源PSMR测量过扫频。
时钟供给是最敏感的轨道。其次是负1.2 V和2.5 V模拟电源，然后是1.2 V模拟电源，这是相当不敏感的。考虑到1.2 V模拟电源可以由开关稳压器提供，时钟电源在完全相反的频谱上:它需要由非常低的噪声ldo提供，以获得最佳性能。
PSMR只能在一定的频率范围内测量。在低端，它受到磁力耦合减弱的限制。所选的变压器有一个10千赫的低频截止频率。在高端，解耦帽降低负载阻抗，使供电轨越来越难以驱动。只要功能不受影响，一些上限可以用于测试目的。
在使用PSMR之前，应该注意几个方面。与PSRR不同，PSMR依赖于波形功率，或者在dac的情况下，数字退避。波形越低，边带越低，比例为1:1。然而，后退并不能使设计者获得任何东西，因为边带相对于载波是恒定的。第二个方面是对载波频率的依赖性。对载流子的扫频表明在不同速率下的更高波段上的线性退化。有趣的是，铁轨越敏感，斜坡就越陡峭。例如，时钟电源倾斜于-6.4 dB/倍频程，而负模拟电源倾斜于-4.5 dB/倍频程。采样率也影响PSMR。最后，PSMR仅提供了相位噪声贡献的上限，因为它与同样产生的振幅噪声没有区别。
图16。提供PSMR超过信号频率。
考虑到这些不同的噪声要求，看看一些供电选项是有帮助的。LDO是尝试和真正的调节器，特别是实现最大的噪声性能。然而，不是任何LDO都可以。图17中的15002C曲线显示了初始AD9162 DAC评估板的相位噪声。DAC输出被设置为3.6 GHz，而温泽尔源的DAC时钟为4 GHz。在1 kHz和100 kHz之间的相位噪声平台被怀疑是由时钟电源噪声:ADP1740 LDO主导的。使用此LDO的谱噪声密度图和图16中的DAC PSMR测量值，可以计算并绘制如图17所示的贡献。尽管由于外推的原因，它不能精确地对齐，但计算的点与测量的噪声合理地对齐，从而固化了时钟供应对噪声的影响。在重新设计的电源解决方案中，该LDO被低噪声ADP1761取代。在某些偏移量下，噪声降低了多达10分贝，接近时钟贡献(15002D)。
图17。AD9162评价板噪声。
噪音不仅在各种调节器上都很大，而且还可以受输出电容，输出电压和负载的影响。应考虑对这些因素的仔细考虑，特别是在敏感的轨道上。另一方面，根据整体系统要求，不一定需要LDO。
开关稳压器可以提供适当的LC滤波电源，简化电源解决方案。与ldo一样，从调节器NSD开始并相应地进行设计。然而，对于LC滤波器，应注意串联谐振。不仅可以瞬态变得笨拙，但电压增益附近的谐振频率可以发生，增加电力轨道噪声与相位噪声。谐振可以通过对电路进行解q(即在电路中添加损耗元件)来抑制。下面的图显示了另一个具有AD9162 DAC的设计示例。
在本设计中，时钟电源也断电了一个ADP1740 LDO，但一个LC滤波器跟随它。原理图显示了考虑电感的RL模型和主滤波器电容(C1+R1)的RC模型的滤波器。滤波器响应如图20中红色的特征共振所示。毫不奇怪，该滤波器的信号显示在相位噪声响应中:图21的蓝色曲线。噪声在100千赫左右趋于平稳，在过滤后急剧下降。幸运的是，LC滤波器的峰值并不严重到足以导致一个明显的峰值，但滤波器可以改进，尽管如此。这里采用的一种方案是添加一个更大的电容，并使用适当的串联电阻来耗散能量。一个22 μF电容和一个100 mΩ电阻的串联电路显示了显著的降低响应(蓝色曲线)。最终的结果是围绕这个频率偏移的相位噪声改善:图21中的黄色曲线。
图18。LC滤波器和脱q网络。
图19所示。LC滤波器响应。
图20。相位噪声的反应。
分析的最终噪声源是本身的相位噪声。AD9164 DAC系列零件具有非常低的相位噪声，这是对量化的具有挑战性。通过去除所有预期的噪声源，残留噪声来自DAC，如图22所示。模拟相位噪声也绘制并与测量良好均匀。时钟相位噪声仍然在某些区域中占主导地位。
图21。AD9162相位噪声。
结论
面对之前讨论过的所有噪声源，设计师可能会不知所措。诱惑是遵循推荐的解决方案;然而，这种方法对于任何特定的设计需求都不是最优的。与射频信号链和精度误差预算类似，相位噪声预算可以在设计过程中使用。使用时钟源相位噪声、每个供电轨的PSMR结果、LDO噪声特性和DAC设置，可以计算和优化每个源的噪声贡献。图22显示了一个预算示例。在适当考虑了所有源的情况下，可以对相位噪声进行分析和管理，并在第一时间设计出正确的信号链。
图22。例如相位噪声预算。
参考文献
进一步阅读
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