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类别：内存核心IP核心（44）

8/16/32位配置SDRAM控制器

功能:8/16/32可配置的SDRAM数据宽度•Wish Bone兼容•应用时钟和SDRAM时钟可以异步•…

执照 ：GPL.
语言:verilog.

Xilinx Spartan-3A上的DDR2-SDRAM控制器

该项目在电源开启后实现了Xilinx Spartan-3A电路板功能的DDR2-SDRAM控制器：================== 1. init-semenz for ...

执照 ：LGPL.
语言:VHDL.

用于叉骨接口的16位SDRAM控制器芯片

此IP核心是一个小型简单的SDRAM控制器，用于为16位SDRAM芯片提供32位流水线叉骨接口。什么时候…

执照 ：GPL.
语言:verilog.

VHDL上的2Q缓存策略

概述我从纸张中实现了2Q缓存策略“2Q：低开销高性能缓冲区管理替换算法”写入......

执照 ：LGPL.
语言:VHDL.

异步汉语兼容SDRAM控制器

通过HPDMC取代。请不要问我这个核心！它是旧的，完全不支持。但是，HPDMC支持可从...中获得

执照 ：GPL.
语言:verilog.

BRSFMNCE FPGA实现

此模块使用块RAM资源实现同步FIFO，例如基于SRAM的FPGA中的那些。该模块已在几个...中使用

执照 ：LGPL.
语言:verilog.

CF交织器，具有2个交错记忆

核心是从汇合产生的;现代逻辑设计语言。Confluence是一种简单但高度表现力的语言，可以编译......

32位CFI闪存控制器IP

CFI闪存控制器IP。提供两种操作模式 - 简单（符赛扣总线直接到闪存总线，基本上，但是用32位字......

执照 ：LGPL.
语言:verilog.

32位DDR SDRAM控制器核心

DDR_SDR控制可编程逻辑设备的读写访问到单个256 MBit存储器设备。32位宽的用户界面......

用于FPGA的DDR3 SDRAM控制器的实现（控制器核心）

这是DDR3 SDRAM的控制器核心。支持1GB、2GB、4GB和8GB的内存…

执照 ：LGPL.
语言:verilog.

DDR2 MEM控制器用于Digilent Genesys板

N / A.

执照 ：LGPL.
语言:verilog.

FAT32文件系统解析器

请在这里写下项目的描述。它用作MetatAg（搜索引擎看这个）。

执照 ：LGPL.
语言:VHDL.

可配置的直接映射缓存控制器

这个项目是为嵌入式应用程序开发一个直接映射缓存控制器。关键设计功能-直接映射配置…

执照 ：LGPL.
语言:verilog.

UART的DPSFMNCE FIFO

该项目提供了一个可参数化同步FIFO，它使用LUT而不是块RAM的内存。FIFO可以参数化...

执照 ：LGPL.
语言:verilog.

高性能动态存储器控制器（HPDMC）

HPDMC是片上乳白色体系的一部分，是用于交互式多媒体应用的最先进的开源SOC。快速DDR SDRAM控制器......

执照 ：GPL.
语言:verilog.

功能RAM仿真模型

SIMU_MEM项目提供市售RAM的功能模拟模型。Simu_mem型号的优势......

执照 ：LGPL.
语言:VHDL.

VHDL中的通用FIFO

一个非常通用的FIFO实现。充分利用VHDL交流转换器进行数据传输。不支持汉语，但这是计划。

执照 ：LGPL.
语言:VHDL.

智能骨架包装用于Xilinx存储器接口发生器（MIG）

将为Xilinx Memory Interface Generator（MIG）开发出两个符合符合符合的包装器。第一个符合版本B4注册反馈......

执照 ：LGPL.
语言:verilog.

Verilog中的通用多用途FIFO

通用，多功能FIFO。可作为单个时钟和双时钟版本，二进制，LFSR和灰色编码（仅限双时钟）。全部是…

语言:verilog.

HSSDRC IP核心可配置的SDRAM控制器

HSSDRC IP内核是具有自适应存储体控制和自适应命令管道的可配置通用SDRAM控制器。HSSDRC IP核和IP核心......

语言:其他