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类别:处理器IP核(191)

OpenRISC 1000 Architecture 32/64位RISC/DSP

简介OpenRisc项目的目的是在GNU(L)GPL许可证下创建一个免费的开源计算平台。平台…

许可:LGPL
语 :Verilog

可选的轻量级OpenRisc CPU

AltOR32是一个OpenRISC 1000架构派生的RISC CPU,针对小型fpga,只包含最基本的ISA功能从OpenRISC…

许可:LGPL
语 :Verilog

32位FORTH处理器和Java编译器在Xilinx上

一个32位的处理器,符合DPANS94。该处理器被开发为获取学历的文凭论点......

许可:LGPL
语 :硬件描述语言(VHDL)

8080兼容8位CPU

这是一个8080核心我创建作为一个项目来了解Verilog。8080是8008-> - 8080->Z80系列中的第二款。是第二个……

语 :Verilog

基于Caxton Foster的Blue CPU的16位经典CPU

一个16位的经典CPU,松散地基于Caxton Foster的《计算机架构》一书中的蓝色CPU。包括一个交叉汇编程序…

许可:LGPL
语 :Verilog

16位微控制器VHDL汇编程序

Xilinx片,Xilinx片,Xilinx片,Xilinx片,Xilinx片,Xilinx片,Xilinx片,Xilinx片,Xilinx片,Xilinx片

许可:LGPL
语 :硬件描述语言(VHDL)

16位开放uRISC核心处理器

请在这里描述一下这项工程。它被用作MetaTag(搜索引擎会查看它)。

许可:LGPL
语 :硬件描述语言(VHDL)

1664微处理器-模拟器源配置

概述16,32,64位微处理器-模拟器源代码可配置。16位固定指令长度。所有指令的条件。(最多128…

许可:其他人
语 :C / c++

简单的RISC 32位流水线处理器

请在这里描述一下这项工程。它被用作MetaTag(搜索引擎会查看它)。

许可:LGPL
语 :Verilog

MC6809/HD6309兼容核心处理器

一个verilog,供应商独立,无周期精确的MC6809/HD6309兼容处理器核心。目标:-执行所有实现的操作码-允许…

许可:LGPL
语 :Verilog

基于fpga的VHDL 6502处理器

Features - feature1 - feature2 Status -…-…

A-Z80 CPU -古老zog Z80处理器的实现

更新:在纯Verilog重写,CPU现在可以在Altera和Xilinx设备上使用!a - z80是一个概念性的实现庄严的…

许可:LGPL
语 :Verilog

Cpu Generator - Cpugen (TM)生成可定制的RISC Cpu核

cpugen(TM)生成可定制的RISC CPU核心。它允许直接定制地址/数据/指令总线大小,中断处理,...

语 :硬件描述语言(VHDL)

I650 - Verilog RTL实现Venmer IBM 650计算机的实现

VERILOG RTL实现VEVER IBM 650计算机的实现。该项目的目标是使用可用的源材料来重建650作为...

许可:LGPL
语 :Verilog

68hc05 -一个MC68HC05克隆在VHDL作为单一文件

一个在VHDL中作为单个文件的MC68HC05克隆。两次表演为原版。乘法是在一个时钟周期内完成的。2007.02.11第一…

语 :硬件描述语言(VHDL)

具有扩展外设的综合VHDL 8位微控制器

这个项目的目标是创建一个非常良好的文件,完全综合的VHDL模型的8位微控制器与扩展外设…

许可:LGPL
语 :硬件描述语言(VHDL)

8位管线式处理器

N/A

许可:LGPL
语 :C / c++

8位向上- 8位微处理器与5个指令

这是一个带有5条指令的8位微处理器。它基于8080架构。这种架构称为SAP,即尽可能简单的计算机....

许可:GPL
语 :硬件描述语言(VHDL)

8位CPU优化控制应用8051核心

8051微控制器是MCS-51系列的成员,最初在1980年代设计的英特尔设计。8051自Its ......

aspida sync / syync dlx完全异步核心

ASPIDA项目实现了DLX指令集体系结构(ISA)的异步IP,合并了对ISA转换的支持,所以…